電子類筆試題和面試題答案(二)

　　64、可編程邏輯器件在現代電子設計中越來越重要，請問：a) 你所知道的可編程邏輯器件有哪些? b) 試用vhdl或verilog、able描述8位d觸發器邏輯。(漢王筆試)

　　pal，pld，cpld，fpga。

　　module dff8(clk , reset, d, q);

　　input clk;

　　input reset;

　　input d;

　　output q;

　　reg q;

　　always @ (posedge clk or posedge reset)

　　if(reset)

　　q <= 0;

　　else

　　q <= d;

　　endmodule

　　65、請用hdl描述四位的全加法器、5分頻電路。(仕蘭微電子)

　　66、用verilog或vhdl寫一段代碼，實現10進制計數器。(未知)

　　67、用verilog或vhdl寫一段代碼，實現消除一個glitch。(未知)

　　68、一個狀態機的題目用verilog實現(不過這個狀態機畫的實在比較差，很容易誤解的)。(

　　威盛via 2003.11.06 上海筆試試題)

　　69、描述一個交通信號燈的設計。(仕蘭微電子)

　　70、畫狀態機，接受1，2，5分錢的賣報機，每份報紙5分錢。(揚智電子筆試)

　　71、設計一個自動售貨機系統，賣soda水的，只能投進三種硬幣，要正確的找回錢數。(1)畫出fsm(有限狀態機);(2)用verilog編程，語法要符合fpga設計的要求。(未知)

　　72、設計一個自動飲料售賣機，飲料10分錢，硬幣有5分和10分兩種，并考慮找零：(1)畫出fsm(有限狀態機);(2)用verilog編程，語法要符合fpga設計的要求;(3)設計工程中可使用的工具及設計大致過程。(未知)

　　73、畫出可以檢測10010串的狀態圖,并verilog實現之。(威盛)

　　74、用fsm實現101101的序列檢測模塊。(南山之橋)

　　a為輸入端，b為輸出端，如果a連續輸入為1101則b輸出為1，否則為0。例如a：0001100110110100100110

　　b：0000000000100100000000

　　請畫出state machine;請用rtl描述其state machine。(未知)

　　75、用verilog/vddl檢測stream中的特定字符串(分狀態用狀態機寫)。(飛利浦-大唐筆試)

　　76、用verilog/vhdl寫一個fifo控制器(包括空，滿，半滿信號)。(飛利浦-大唐筆試)

　　77、現有一用戶需要一種集成電路產品，要求該產品能夠實現如下功能：y=lnx，其中，x為4位二進制整數輸入信號。y為二進制小數輸出，要求保留兩位小數。電源電壓為3~5v假設公司接到該項目后，交由你來負責該產品的設計，試討論該產品的設計全程。(仕蘭微電子)

　　78、sram，falsh memory，及dram的區別?(新太硬件面試)

　　79、給出單管dram的原理圖(西電版《數字電子技術基礎》作者楊頌華、馮毛官205頁圖9 -14b)，問你有什么辦法提高refresh time，總共有5個問題，記不起來了。(降低溫度，增大電容存儲容量)(infineon筆試)

　　80、please draw schematic of a common sram cell with 6 transistors,point out which nodes can store data and which node is word line control? (威盛筆試題circuit design-beijing-03.11.09)

　　81、名詞:sram,ssram,sdram 名詞irq,bios,usb,vhdl,sdr

　　irq: interrupt request bios: basic input output system usb: universal serial bus

　　vhdl: vhic hardware description language sdr: single data rate

　　壓控振蕩器的英文縮寫(vco)。動態隨機存儲器的英文縮寫(dram)。

　　名詞解釋，無聊的外文縮寫罷了，比如pci、ecc、ddr、interrupt、pipeline irq,bios,usb,vhdl,vlsi vco(壓控振蕩器) r am (動態隨機存儲器)，fir iir dft(離散傅立葉變換)或者是中文的，比如：a.量化誤差 b.直方圖 c.白衡

筆試精華繼續

二、ic設計基礎(流程、工藝、版圖、器件)

　　1、我們公司的產品是集成電路，請描述一下你對集成電路的認識，列舉一些與集成電路相關的內容(如講清楚模擬、數字、雙極型、cmos、mcu、risc、cisc、dsp、asic、fpga等的概念)。(仕蘭微面試題目)

　　2、fpga和asic的概念，他們的區別。(未知)

　　答案：fpga是可編程asic。

　　asic:專用集成電路，它是面向專門用途的電路，專門為一個用戶設計和制造的。根據一個用戶的特定要求，能以低研制成本，短、交貨周期供貨的全定制，半定制集成電路。與門陣列等其它asic(application specific ic)相比，它們又具有設計開發周期短、設計制造成本低、開發工具先進、標準產品無需測試、質量穩定以及可實時在線檢驗等優點

　　3、什么叫做otp片、掩膜片，兩者的區別何在?(仕蘭微面試題目)

　　4、你知道的集成電路設計的表達方式有哪幾種?(仕蘭微面試題目)

　　5、描述你對集成電路設計流程的認識。(仕蘭微面試題目)

　　6、簡述fpga等可編程邏輯器件設計流程。(仕蘭微面試題目)

　　7、ic設計前端到后端的流程和eda工具。(未知)

　　8、從rtl synthesis到tape out之間的設計flow,并列出其中各步使用的tool.(未知)

　　9、asic的design flow。(威盛via 2003.11.06 上海筆試試題)

　　10、寫出asic前期設計的流程和相應的工具。(威盛)

　　11、集成電路前段設計流程，寫出相關的工具。(揚智電子筆試)

　　先介紹下ic開發流程：

　　1.)代碼輸入(design input)

　　用vhdl或者是verilog語言來完成器件的功能描述，生成hdl代碼

　　語言輸入工具：summit visualhdl

　　mentor renior

　　圖形輸入: composer(cadence);

　　viewlogic (viewdraw)

　　2.)電路仿真(circuit simulation)

　　將vhd代碼進行先前邏輯仿真，驗證功能描述是否正確

　　數字電路仿真工具：

　　verolog：cadence verolig-xl

　　synopsys vcs

　　mentor modle-sim

　　vhdl : cadence nc-vhdl

　　synopsys vss

　　mentor modle-sim

　　模擬電路仿真工具：

　　anti hspice pspice，spectre micro microwave: eesoft : hp

　　3.)邏輯綜合(synthesis tools)

　　邏輯綜合工具可以將設計vhd代碼轉化成對應一定工藝手段的門級電路;將初級仿真中所沒有考慮的門沿(gates delay)反標到生成的門級網表中,返回電路仿真階段進行再仿真。最終仿真結果生成的網表稱為物理網表。

　　12、請簡述一下設計后端的整個流程?(仕蘭微面試題目)

　　13、是否接觸過自動布局布線?請說出一兩種工具軟件。自動布局布線需要哪些基本元素?(仕蘭微面試題目)14、描述你對集成電路工藝的認識。(仕蘭微面試題目)

　　15、列舉幾種集成電路典型工藝。工藝上常提到0.25,0.18指的是什么?(仕蘭微面試題目)

　　16、請描述一下國內的工藝現狀。(仕蘭微面試題目)

　　17、半導體工藝中，摻雜有哪幾種方式?(仕蘭微面試題目)

　　18、描述cmos電路中閂鎖效應產生的過程及最后的結果?(仕蘭微面試題目)

　　19、解釋latch-up現象和antenna effect和其預防措施.(未知)

　　20、什么叫latchup?(科廣試題)

　　21、什么叫窄溝效應? (科廣試題)

　　22、什么是nmos、pmos、cmos?什么是增強型、耗盡型?什么是pnp、npn?他們有什么差別?(仕蘭微面試題目)

　　23、硅柵coms工藝中n阱中做的是p管還是n管，n阱的阱電位的連接有什么要求?(仕蘭微面試題目)

　　24、畫出cmos晶體管的cross-over圖(應該是縱剖面圖)，給出所有可能的傳輸特性和轉移特性。(infineon筆試試題)

　　25、以interver為例,寫出n阱cmos的process流程,并畫出剖面圖。(科廣試題)